在電路設計中，一般我們很關(guān)心信號的質(zhì)量問(wèn)題，但有時(shí)我們往往局限在信號線(xiàn)上進(jìn)行研究，而把電源和地當成理想的情況來(lái)處理，雖然這樣做能使問(wèn)題簡(jiǎn)化，但在高速設計中，這種簡(jiǎn)化已經(jīng)是行不通的了。盡管電路設計比較直接的結果是從信號完整性上表現出來(lái)的，但我們絕不能因此忽略了電源完整性設計。因為電源完整性直接影響終PCB板的信號完整性。電源完整性和信號完整性二者是密切關(guān)聯(lián)的，而且很多情況下，影響信號畸變的主要原因是電源系統。例如，地反彈噪聲太大、去耦電容的設計不合適、回路影響很?chē)乐?、多電?地平面的分割不好、地層設計不合理、電流不均勻等等。

　　1） 電源分配系統

　　電源完整性設計是一件十分復雜的事情，但是如何近年控制電源系統（電源和地平面）之間阻抗是設計的關(guān)鍵。理論上講，電源系統間的阻抗越低越好，阻抗越低，噪聲幅度越小，電壓損耗越小。實(shí)際設計中我們可以通過(guò)規定大的電壓和電源變化范圍來(lái)確定我們希望達到的目標阻抗，然后，通過(guò)調整電路中的相關(guān)因素使電源系統各部分的阻抗（與頻率有關(guān)）目標阻抗去逼近。

　　2） 地反彈

　　當高速器件的邊緣速率低于0.5ns時(shí)，來(lái)自大容量數據總線(xiàn)的數據交換速率特別快，當它在電源層中產(chǎn)生足以影響信號的強波紋時(shí)，就會(huì )產(chǎn)生電源不穩定問(wèn)題。當通過(guò)地回路的電流變化時(shí)，由于回路電感會(huì )產(chǎn)生一個(gè)電壓，當上升沿縮短時(shí)，電流變化率增大，地反彈電壓增加。此時(shí)，地平面（地線(xiàn)）已經(jīng)不是理想的零電平，而電源也不是理想的直流電位。當同時(shí)開(kāi)關(guān)的門(mén)電路增加時(shí)，地反彈變得更加嚴重。對于128位的總線(xiàn)，可能有50_100個(gè)I/O線(xiàn)在相同的時(shí)鐘沿切換。這時(shí)，反饋到同時(shí)切換的I/O驅動(dòng)器的電源和地回路的電感必須盡可能的低，否則，連到相同的地上的靜止將出現一個(gè)電壓毛刷。地反彈隨處可見(jiàn)，如芯片、封裝、連接器或電路板上都有可能會(huì )出現地反彈，從而導致電源完整性問(wèn)題。

　　從技術(shù)的發(fā)展角度來(lái)看，器件的上升沿將只會(huì )減少，總線(xiàn)的寬度將只會(huì )增加。保持地反彈在可接受的唯一方法是減少電源和地分布電感。對于，芯片，意味著(zhù)，移到一個(gè)陣列晶片，盡可能多地放置電源和地，且到封裝的連線(xiàn)盡可能短，以減少電感。對于，封裝，意味著(zhù)移動(dòng) 層封裝，使電源的地平面的間距更近，如在BGA封裝中用的。對于連接器，意味著(zhù)使用更多的地引腳或重新設計連接器使其具有內部的電源和地平面，如基于連接器的帶狀軟線(xiàn)。對于電路板，意味著(zhù)使相鄰的電源和地平面盡可能地近。由于電感和長(cháng)度成正比，所以盡可能使電源和地的連線(xiàn)短將降低地噪聲。

　　3） 去耦電容

　　我們都知道在電源和地之間加一些電容可以降低系統的噪聲，但是到底在電路板上加多少電容？每個(gè)電容的容值多大合適？每個(gè)電容放在什么位置更好？類(lèi)似這些問(wèn)題我們一般都沒(méi)有去認真考慮過(guò)，只是憑設計者的經(jīng)驗來(lái)進(jìn)行，有時(shí)甚至認為電容越少越好。在高速設計中，我們必須考慮電容的寄生參數，定量的計算出去耦電容的個(gè)數以及每個(gè)電容的容值和放置的具體的位置，確保系統的阻抗在控制范圍之內，一個(gè)基本的原則是需要的去耦電容，一個(gè)都不能少，多余的電容，一個(gè)也不要。