十多年來(lái)，電路與系統尺寸、復雜性和運行速度都得到了極大改進(jìn)。隨著(zhù)系統級芯片(SOC)應用增加，電子設計各部分與現實(shí)世界聯(lián)系更加緊密，因而對PCB數字和模擬信號仿真也提出了越來(lái)越多要求。

設計工程師所需考慮不僅僅是SOC，還須考慮同一系統內多個(gè)芯片如何通過(guò)多種技術(shù)協(xié)調配合來(lái)實(shí)現相應功能，因而除了混合信號之外，問(wèn)題還涉及到光學(xué)、水力學(xué)、電機學(xué)、傳感器和激勵器等多種技術(shù)。

另外，知識產(chǎn)權(IP)使用方式也應予以考慮。過(guò)去，IP是以封裝好組件形式被設計工程師采用。對半導體設計工程師而言，它是一種晶體管級原始單元?，F在，通過(guò)數字HDL(VHDL和Verilog)實(shí)現軟IP形式數字IP已經(jīng)出現。

基于此，仿真技術(shù)采用不但能顯著(zhù)提高設計質(zhì)量，而且還可大大降低產(chǎn)品面市時(shí)間。在數字方面，Verilog和VHDL提供了很好從門(mén)級到行為級描述仿真和建模方案；在模擬方面，長(cháng)期以來(lái)各種形式Spice已得到廣泛應用，但其主要缺點(diǎn)是無(wú)法滿(mǎn)足高級建模需求。

仿真標準問(wèn)題在于業(yè)界標準太多， SOC和IP開(kāi)發(fā)方式存在不同之處，設計人員可能需要掌握所有標準。盡管利用現有點(diǎn)解決方案，從仿真角度看，這個(gè)問(wèn)題可以解決，但考慮到時(shí)間和手工劃分難度，這有可能是令人感到痛苦過(guò)程。利用開(kāi)放結構產(chǎn)生單內核可為混合信號、混合語(yǔ)言以及支持系統設計混合級仿真環(huán)境創(chuàng )建提供一種理想解決方案。

混合信號問(wèn)題

為了解決混合信號問(wèn)題，大部分EDA供應商采用一種協(xié)同仿真方法，通過(guò)一個(gè)“底板”將仿真器連接起來(lái)。有些可支持多個(gè)仿真引擎連接，但大部分卻只能連接一個(gè)模擬仿真器和一個(gè)數字仿真器。盡管底板可提供兩個(gè)仿真器間同步功能，但該方法卻忽視了混合信號建模主要問(wèn)題，迫使用戶(hù)人工地在兩個(gè)仿真器間進(jìn)行混合信號模型劃分。Analogy公司采用與眾不同方法，通過(guò)創(chuàng )建一個(gè)包含了數字和模擬算法混合信號仿真內核，從而解決了內核混合信號邊界問(wèn)題。

但任何事物都不會(huì )一成不變。真正混合信號語(yǔ)言標準，如VHDL-AMS和Verilog-AMS及其純數字版本，并不僅僅要求增加一個(gè)仿真器，而是需要一種新思維方式。任何實(shí)際解決方案都必須支持多種語(yǔ)言。設計者可從多種來(lái)源得到模型/設計且須將它們用于設計之中。當然，在一個(gè)底板上使用多個(gè)仿真引擎可以解決問(wèn)題，但這樣成本很高。

解決這個(gè)問(wèn)題佳方案是建立開(kāi)放仿真環(huán)境，其內部有一個(gè)單核仿真引擎。采用這個(gè)方案，單一內核就能有效地解決設計中模擬和數字部分問(wèn)題且使它們保持完全同步。然而，這個(gè)內核應該能夠支持多種描述語(yǔ)言，包括VHDL-AMS標準、Verilog-AMS、MAST和Spice等現有語(yǔ)言。它也應該便于新語(yǔ)言和標準相互配合。通過(guò)大學(xué)研究機構和專(zhuān)業(yè)三方公司積極參與，這種開(kāi)放仿真環(huán)境不但可改進(jìn)性能，而且也有助于保護以前投資。

采用一個(gè)單內核仿真引擎可支持多種語(yǔ)言，但是仍有問(wèn)題，其中之一即是VHDL-AMS語(yǔ)言沒(méi)有對仿真算法實(shí)現作任何規定，而且好解決方案也需要時(shí)間點(diǎn)同步和信號接口以保持基本速度和精度優(yōu)勢。

人們已嘗試利用各種方法來(lái)解決這一問(wèn)題。一種方法是強制實(shí)施極小模擬時(shí)間步進(jìn)(time-step)，以保證得到一個(gè)足以接近數字門(mén)輸入閾值模擬解，其*近程度可以由一個(gè)用戶(hù)誤差控制軟件(user error control)來(lái)設置。這個(gè)方法問(wèn)題在于速度慢，因為仿真內核模擬部分有很高工作負荷，其取整誤差(rounding error)高，使得極限點(diǎn)很難精確*近。在高頻設計中，即使1ns誤差都是很大誤差。

二種方法是采用數字數學(xué)引擎來(lái)控制時(shí)間步進(jìn)，而且強制模擬求解機(analog solver)為每一個(gè)數字事件求出一個(gè)答案。這一方法表明模擬方案不再是誤差有限或受時(shí)間步進(jìn)預測控制，因而也不精確。而且采用這種方法也不可能用封閉反饋環(huán)對設計進(jìn)行分析。對于高度反饋電路來(lái)說(shuō)，往往需要在同一時(shí)間點(diǎn)上進(jìn)行模擬和數字間重復迭代以得到正確結果。

時(shí)間后向跟蹤

有效方法是采用一種模擬時(shí)間后向跟蹤(backtracking)機理。如果模擬求解機檢測到它放過(guò)了一個(gè)重要數字點(diǎn)時(shí)，就放棄剛剛得到解，馬上返回到前一時(shí)間點(diǎn)以保證對正確同步點(diǎn)進(jìn)行預測。

單內核方法還須能夠將轉換Hyper模型插入到模擬和數字間邊界，并可訪(fǎng)問(wèn)現有模型擴展庫。但是除模型轉換之外，仿真器還需對邊界進(jìn)行尋址，因為模型轉換時(shí)引入了額外延遲。

那些在混合信號設計中采用標準數字仿真器公司在處理這一額外延遲時(shí)會(huì )比較困難，因為只有調整標準數字算法才能解決問(wèn)題。只有數字門(mén)開(kāi)始變換后，轉換模型才開(kāi)始工作。由于轉換模型是模擬轉換，信號具有時(shí)實(shí)上升沿，因而存在一個(gè)附加延遲。為了對這種情況進(jìn)行校正，數字算法必須知道轉換模型工作狀況并調整其內部時(shí)延。

如前所述，與單內核同樣重要是一個(gè)開(kāi)放結構。例如，Analog已經(jīng)發(fā)布了其解決方案具體規范。AIRE擴展版本可用于將語(yǔ)言編譯器從其語(yǔ)言?xún)群酥蟹蛛x出來(lái)。這將使得編譯技術(shù)復用成為可能，并且鼓勵新工具如系統設計語(yǔ)言開(kāi)發(fā)，可由三方供應商在新內核之上實(shí)現。AIRE目前支持VHDL-AMS、MAST和Spice，將來(lái)它還會(huì )支持Verilog-AMS。有了應用編程接口(API)，它還有可能支持對仿真內核控制功能直接訪(fǎng)問(wèn)，并支持其它仿真器編程接口標準，如Verilog's PLI 2.0。此外，其它工具如用于混合信號測試Testify、混合信號統計分析工具Inspecs以及設計優(yōu)化工具也能通過(guò)該接口連接。